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标签:位二进制全加器、设计一个组合逻辑电路,输入为一个位二进制数,当输入能被或整除时,要求电路输出端Y输出一个高电平;否则输出低电平
中国大学mooc慕课 数字逻辑设计(哈尔滨工业大学) 答案满分完整版章节测试
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